VHDL Notes

已学过 Verilog 速通 VHDL:Verilog2VHDL Translation Reference

VHDL 中 entity 声明了一个元件的输入输出端口,architecture 声明了一个 entity 的具体实现。在一个 architecture 中调用其他 entity 时需要先声明调用的 entity,写在开头 begin 之前,称为 component。Components and Port Maps

评论

此博客中的热门博文

保研复盘

托福备考记录

5.14 日记