VHDL Notes
已学过 Verilog 速通 VHDL： Verilog2VHDL Translation Reference VHDL 中 entity 声明了一个元件的输入输出端口，architecture 声明了一个 entity 的具体实现。在一个 architecture 中调用其他 entity 时需要先声明调用的 entity，写在开头 begin 之前，称为 component。 Components and Port Maps
博文
目前显示的是 五月, 2024的博文
笔记：计算机组成原理
- 获取链接
- X
- 电子邮件
- 其他应用
第六章 中央处理器 CPU的一个指令周期由多个机器周期组成。不同的指令的周期由不同的机器周期组成。每个指令周期开头都是同一个机器周期：取指周期。机器周期由节拍组成，每个节拍能够完成一个微操作（或称微指令），也可以并行执行多个微操作。 CPU分为两个部分：控制器（取和分析指令、产生时序信号、控制数据流向、告诉运算器做什么）和运算器（操作数据）。 控制器的组成：指令部件、时序部件、微操作信号发生器、中断控制逻辑。 CPU执行一条指令的过程： 1. fetch：从PC指向的地址取指令。 ①将程序计数器（PC）中的内容送至存储器地址寄存器（MAR），并送地址总线（AB）。 ②由控制单元（CU）经控制总线（CB）向存储器发读命令。 ③从主存中取出的指令通过数据总线（DB）送到存储器数据寄存器（MDR）。 ④将MDR的内容送至指令寄存器（IR）中。 ⑤将PC的内容递增，为取下一条指令做好准备。 2. decode：分析IR，从主存取操作数等。 完成分析取数阶段任务的时间又可以细分为间址周期、取数周期等。 3. execute 执行阶段完成指令规定的各种操作，形成稳定的运算结果，并将其存储起来。完成执行阶段任务的时间称为执行周期。